Berezka7km.ru

Березка 7км
0 просмотров
Рейтинг статьи
1 звезда2 звезды3 звезды4 звезды5 звезд
Загрузка...

Счетчики со сквозным переносом

Счетчики со сквозным переносом

Одной из разновидностей синхронных счетчиков являются счетчики со сквозным переносом. Эти счетчики имеют более высокое быстродействие в сравнении со счетчиками с последовательным переносом, что в не последнюю очередь зависит от реализованного в них принципа передачи информации.

На рис. 10.18 приведена схема четырехразрядного двоичного суммирующего счетчика, в котором цепи переноса организованы по принципу сквозной передачи информации. При этом рассматриваемая схема работает следующим образом. Счетные импульсы поступают на тактовые входы Свсех триггеров счетчика одновременно, а сигналы сквозного переноса формируются, начиная с его младших разрядов, и поступают на Т входы триггеров более старших разрядов, выполняя при этом функции сигналов разрешения счетауказанными разрядами.

Первые два младших разряда схемы рис. 10.18 построены на триггерах ТТ1, ТТ2аналогично построению 2- разрядной схемы рис. 10.15 и, таким образом, алгоритм их работы совпадает с описанным выше алгоритмом работы указанной схемы. Формирование сигналов переноса в старшие разряды счетчика рис. 10.18 осуществляется как конъюнкция сигналов переноса соответствующего младшего разряда и состояния триггера. В частности, сигнал Т3 переноса в третий разряд счетчика поступает на триггер ТТЗчерез логический элемент И ( Y 1 )в том случае, когда на выходах триггеров младших разрядов ТТ1 и ТТ2формируются «единичные» сигналы Qo = T 2 =1 и Q 1 =1. Аналогично этому сигнал Т4переноса в четвертый разряд счетчика реализуется логическим элементом И ( Y 2 )при формировании «единичных» сигналов во всех предшествующих разрядах счетчика Q = T 2 =1; Q 1 = T 3 =1; Q 2 =1. Таким образом, для сигналов переноса Т3 и Т4 имеем:

48

В общем случае в счетчиках со сквозным переносом передача информации организуется таким образом, чтобы сигнал переноса j-го разряда определял перенос ( f +1)-го разряда.

При этом сигналы переноса формируются начиная с младших разрядов счетчика, а наращивание его разрядности осуществляется подключением необходимого количества триггеров с организацией цепей переноса в соответствии с (10.39). К примеру, в схеме рис. 10.18 для добавления пятого разряда достаточно Т-вход дополнительного (пятого) триггера соединить с выходом Т5логического элемента Y 3, а входы Си Rпятого триггера подключить к шинам тактирования и начальной установки счетчика соответственно.

Рекуррентное соотношение (10.39) при его после­довательном раскрытии дает цепочку равенств (10.40), которые удобно использовать при построении счетчиков со сквозным переносом на любое число разрядов.

Быстродействие счетчика со сквозным переносом может быть оценено по его времени задержки распространения сигналов, рассчитанному по формуле (10.41).

49

где n — число разрядов счетчика; ТП время переключения одного триггера счетчика; T Л— задержка распространения сигналов в логическом элементе цепи сквозного переноса; Т заданная минимальная длительность каждого состояния счетчика.

Для построения вычитающего счетчика со сквозным переносом необходимо поменять направление передачи информации, реализуемое в процессе счета. При этом достаточно перейти к передаче сигналов переноса с инверсных выходов триггеров счетчика, вместо их передачи с прямых выходов, что имело место при построении суммирующих счетчиков. В остальном принцип организации цепей сквозного переноса вычитающего счетчика остается таким же, как и в случае построения суммирующих счетчиков.

На рис. 10.19(a) приведена схема 4 разрядного двоичного вычитающего счетчика со сквозным переносом, а временные диаграммы рис. 10.19(б) иллюстрируют его работу. Формирование сигналов переносаTj +1 в ( j +1)-ый разряд вычитающего счетчика описывается рекуррентным логическим уравнением.

Tj +1 = T 1 j -1 (10.42)

где Tj = 1 • • • • • j -2

В схеме рис. 10.19(a) в соответствии с уравнением (10.42) логический элемент Y 1реализует сигнал переноса T3= T 2 1 = o 1а сигнал переноса Т4 = Т3 Q 2 = Q Q 1 • Q 2, формирует логический элемент Y 2. Наращивание разрядности вычитающих счетчиков осуществляют аналогично описанному выше для суммирующих счетчиков.

Рис. 10.19. Вычитающий счетчик числа импульсов со сквозным переносом (а) и временные диаграммы его работы (б).

Цифровые схемы — Счетчики

В предыдущих двух главах мы обсуждали различные регистры сдвига и счетчики с использованием D-триггеров . Теперь давайте обсудим различные счетчики, используя T-триггеры. Мы знаем, что T триггер переключает выход либо для каждого положительного фронта тактового сигнала, либо для отрицательного фронта тактового сигнала.

Бинарный счетчик «N» состоит из «N» T триггеров. Если счетчик считает от 0 до 2 ? — 1, то он называется двоичным повышающим счетчиком . Точно так же, если счетчик ведет обратный отсчет от 2 ? — 1 до 0, то он называется двоичным обратным счетчиком .

Существует два типа счетчиков, основанных на триггерах, которые подключены синхронно или нет.

  • Асинхронные счетчики
  • Синхронные счетчики

Асинхронные Счетчики

Если триггеры не получают тот же тактовый сигнал, то этот счетчик называется асинхронным счетчиком . Выходной сигнал системных часов применяется в качестве тактового сигнала только для первого триггера. Оставшиеся триггеры получают тактовый сигнал с выхода предыдущего триггера. Следовательно, выходы всех триггеров не изменяются (влияют) одновременно.

Читайте так же:
Как отключить счетчик ключа

Теперь давайте обсудим следующие два счетчика один за другим.

  • Асинхронный двоичный счетчик
  • Асинхронный двоичный счетчик

Асинхронный двоичный счетчик

N-битный асинхронный двоичный счетчик состоит из «N» T триггеров. Он отсчитывает от 0 до 2 ? — 1. Блок-схема 3-битного асинхронного двоичного счетчика с повышением частоты показана на следующем рисунке.

Асинхронный двоичный счетчик

3-битный асинхронный двоичный счетчик содержит три триггера, и Т-вход всех триггеров подключен к «1». Все эти триггеры запускаются по отрицательному фронту, но выходы изменяются асинхронно. Тактовый сигнал напрямую подается на первый Т-триггер. Таким образом, выход первого T триггера переключается для каждого отрицательного фронта тактового сигнала.

Выход первого триггера T применяется в качестве тактового сигнала для второго триггера T. Таким образом, вывод второго T-триггера переключается для каждого отрицательного фронта вывода первого T-триггера. Аналогично, выход третьего T-триггера переключается для каждого отрицательного фронта выхода второго T-триггера, поскольку выход второго T-триггера действует как тактовый сигнал для третьего T-триггера.

Предположим, что начальный статус T триггеров с крайнего правого на самый левый равен Q 2 Q 1 Q 0 = 000 . Здесь Q 2 & Q 0 — это MSB и LSB соответственно. Мы можем понять работу 3-битного асинхронного двоичного счетчика из следующей таблицы.

Нет отрицательного края часовQ (LSB)Q 1Q 2 (MSB)
11
21
311
41
511
611
7111

Здесь Q 0 переключается для каждого отрицательного фронта тактового сигнала. Q 1 переключается для каждого Q 0 , который идет от 1 до 0, в противном случае остается в предыдущем состоянии. Аналогично, Q 2 переключается для каждого Q 1 , который изменяется от 1 до 0, в противном случае остается в предыдущем состоянии.

Начальное состояние T-триггеров в отсутствие тактового сигнала: Q 2 Q 1 Q 0 = 000 . Это значение увеличивается на единицу для каждого отрицательного фронта тактового сигнала и достигает максимального значения на 7- ом отрицательном фронте тактового сигнала. Этот шаблон повторяется, когда применяются дополнительные отрицательные фронты тактового сигнала.

Блок-схема 3-битного асинхронного двоичного счетчика с понижением аналогична блок-схеме 3-битного асинхронного двоичного счетчика с повышением частоты. Но единственное отличие состоит в том, что вместо подключения обычных выходов одноступенчатого триггера в качестве тактового сигнала для триггера следующей ступени, подключите дополненные выходы одноступенчатого триггера в качестве тактового сигнала для триггера следующей ступени. Дополняемый вывод идет от 1 до 0 так же, как нормальный вывод идет от 0 до 1.

Предположим, что начальный статус T триггеров с крайнего правого на самый левый равен Q 2 Q 1 Q 0 = 000 . Здесь Q 2 & Q 0 — это MSB и LSB соответственно. Мы можем понять работу 3-битного асинхронного двоичного счетчика с понижением из следующей таблицы.

Нет отрицательного края часовQ (LSB)Q 1Q 2 (MSB)
1111
211
311
41
511
61
71

Здесь Q 0 переключается для каждого отрицательного фронта тактового сигнала. Q 1 переключается для каждого Q 0 , который идет от 0 до 1, в противном случае остается в предыдущем состоянии. Аналогично, Q 2 переключается для каждого Q 1 , который идет от 0 до 1, в противном случае остается в предыдущем состоянии.

Начальное состояние T-триггеров в отсутствие тактового сигнала: Q 2 Q 1 Q 0 = 000 . Это уменьшается на единицу для каждого отрицательного фронта тактового сигнала и достигает того же значения на 8- ом отрицательном фронте тактового сигнала. Этот шаблон повторяется, когда применяются дополнительные отрицательные фронты тактового сигнала.

Синхронные Счетчики

Если все триггеры получают один и тот же тактовый сигнал, то этот счетчик называется синхронным счетчиком . Следовательно, выходы всех триггеров изменяются (влияют) одновременно.

Теперь давайте обсудим следующие два счетчика один за другим.

  • Синхронный двоичный счетчик
  • Синхронный двоичный счетчик

Синхронный двоичный счетчик

N-битный синхронный двоичный счетчик состоит из «N» T триггеров. Он отсчитывает от 0 до 2 ? — 1. Блок-схема 3-разрядного синхронного двоичного счетчика с повышением частоты показана на следующем рисунке.

Синхронный двоичный счетчик

3-разрядный синхронный двоичный счетчик содержит три Т-триггера и один 2-входной логический элемент И. Все эти триггеры запускаются по отрицательному фронту, и выходы триггеров изменяются (влияют) синхронно. Т-входы первого, второго и третьего триггеров равны 1, Q 0 и Q 1 Q 0 соответственно.

Выход первого T-триггера переключается для каждого отрицательного фронта тактового сигнала. Выход второго триггера T переключается для каждого отрицательного фронта тактового сигнала, если Q 0 равно 1. Выход третьего триггера T переключается для каждого отрицательного фронта тактового сигнала, если оба Q 0 & Q 1 равны 1.

Синхронный двоичный счетчик

N-битный синхронный двоичный счетчик состоит из «N» T триггеров. Он отсчитывает от 2 ? до 1 до 0. Блок-схема 3-битного двоичного счетчика с синхронным понижением частоты показана на следующем рисунке.

Синхронный двоичный счетчик

3-битный двоичный счетчик с синхронным понижением содержит три T-триггера и один 2-входной вентиль AND. Все эти триггеры запускаются по отрицательному фронту, и выходы триггеров изменяются (влияют) синхронно. Т-входы первого, второго и третьего триггеров равны 1, Q 0 ′ &’ Q 1 ′ Q 0 ′ соответственно.

Выход первого T-триггера переключается для каждого отрицательного фронта тактового сигнала. Выход второго триггера T переключается для каждого отрицательного фронта тактового сигнала, если Q 0 ′ равен 1. Выход третьего триггера T переключается для каждого отрицательного фронта тактового сигнала, если оба Q 1 ′ & Q 0 ′ равны 1.

Читайте так же:
Техник для поверки счетчиков

Синхронные счетчики

В стандартные серии микросхем входят несколько разновидностей синхронных (параллельных) счетчиков (рис. 10.2). Различаются они способом счета (двоичные или двоично-десятичные, реверсивные или не реверсивные) и управляющими сигналами (наличием или отсутствием сигнала сброса). Все счетчики считают по положительному фронту тактового сигнала, все имеют выход переноса CR и входы расширения для каскадирования. Все счетчики имеют возможность параллельной записи информации.

Таблица 10.1. Режимы работы счетчиков ИЕ9 и ИЕ10
ВходыРежим
-R-EWRECRECTC
ХХХХСброс
ХХ0 1Параллельная запись
ХХХранение
ХХХранение
0 1Прямой счет

Счетчики ИЕ9 и ИЕ10 отличаются друг от друга только тем, что ИЕ9 — двоично-десятичный, а ИЕ10 — двоичный. Микросхемы имеют вход асинхронного сброса –R, по нулевому уровню на котором все выходы счетчика сбрасываются в нуль. Счет (только прямой) производится по положительному фронту на тактовом входе С. Параллельная запись осуществляется синхронно, по положительному фронту на тактовом входе С при установленном в нуль сигнале разрешения записи –EWR. Сигналы ECR ("Enable Carry" — разрешение переноса) и ECT ("Enable Count" — разрешение счета) используются при каскадировании микросхем. Разница между этими сигналами в том, что сигнал ECR не только запрещает счет, как сигнал ECT, но еще и запрещает выработку сигнала переноса CR. Счет идет при единичных сигналах на обоих входах ECT и ECT и при единичном сигнале на входе –EWR. Положительный сигнал переноса CR вырабатывается при максимально возможном коде на выходах счетчика (15 для ИЕ10 и 9 для ИЕ9) и при положительном сигнале на входе ECR. Таблица режимов работы счетчиков ИЕ9 и ИЕ10 представлена в табл. 10.1.

Счетчики ИЕ12 (двоично-десятичный) и ИЕ13 (двоичный) отличаются от ИЕ9 и ИЕ10 тем, что они реверсивные, то есть допускают как прямой, так и обратный счет. Кроме того, у них несколько другое управление. Считают они также по положительному фронту тактового сигнала С при нулевом уровне на входе разрешения счета ECT. Прямой счет осуществляется при нулевом уровне на входе управления U/D, обратный — при единичном уровне на входе U/D. Переключение уровней на входах U/D и ECT допускается только при положительном сигнале на тактовом входе С. Сброс счетчиков ИЕ12 и ИЕ13 в нуль не предусмотрен, зато имеется возможность асинхронной параллельной записи информации по нулевому уровню сигнала параллельной записи –WR.

Положительный сигнал на выходе параллельного переноса CR появляется при достижении максимального кода (15 для ИЕ13 и 9 для ИЕ12) при прямом счете или при достижении нулевого кода при обратном (инверсном) счете. Имеется также выход последовательного переноса Р, отрицательный импульс на котором вырабатывается при положительном сигнале CR и повторяет отрицательный импульс на тактовом входе С (аналогично рассмотренным ранее счетчикам ИЕ6 и ИЕ7).

Режимы работы счетчиков ИЕ12 и ИЕ13 представлена в табл. 10.2.

Таблица 10.2. Режимы работы счетчиков ИЕ12 и ИЕ13
ВходыРежим
-WRU/D-ECRC
ХХХПараллельная запись
ХХХранение
0 1Прямой счет
0 1Обратный счет

Микросхемы ИЕ16 (двоично-десятичный счетчик) и ИЕ17 (двоичный счетчик) отличаются от рассмотренных синхронной параллельной записью по фронту тактового сигнала С, возможностью прямого и обратного счета и отсутствием сигнала сброса в нуль.

Срабатывают счетчики ИЕ16 и ИЕ17 по положительному фронту тактового сигнала С. При нулевом уровне на входе разрешения записи -EWR по фронту сигнала С в счетчик записывается информация со входов данных D1, D2, D4, D8. При единичном уровне на входе –EWR по положительному фронту сигнала С происходит счет. Направление счета определяется входом U/D: при единице на этом входе счет прямой, при нуле — обратный. Имеются два входа расширения: вход разрешения счета –ECT и вход разрешения переноса –ECR. Различаются эти два входа тем, что сигнал –ECR не только запрещает счет, как сигнал –ECT, но еще и запрещает выработку сигнала переноса. Переключение уровней на входах U/D, –ECT и –ECR надо производить только при единичном уровне на тактовом входе С.

Отрицательный сигнал переноса –CR (синхронный) вырабатывается при достижении на выходах счетчика максимального кода (15 для ИЕ7 или 9 для ИЕ16) при прямом счете или нулевого кода при обратном счете.

Режимы работы счетчиков ИЕ16 и ИЕ17 приведены в табл. 10.3.

Таблица 10.3. Режимы работы счетчиков ИЕ16 и ИЕ17
ВходыРежим
-EWRU/D-ECT-ECRC
ХХХ0 1Параллельная запись
0 1Прямой счет
0 1Обратный счет
ХХХХранение
ХХХХранение

Возможности применения синхронных (параллельных) счетчиков очень широки. Достаточно сказать, что они без всяких проблем могут заменить во всех схемах как асинхронные (последовательные) счетчики, так и синхронные счетчики с асинхронным (последовательным) переносом. При необходимости достижения максимального быстродействия они имеют большие преимущества по сравнению со всеми другими счетчиками. Их выходной код устанавливается одновременно при любом количестве разрядов без применения дополнительных выходных регистров (которые требовались в случае асинхронных счетчиков и синхронных счетчиков с асинхронным переносом).

Читайте так же:
Значность счетчика псч 4тм

Мы рассмотрим здесь всего несколько схем, иллюстрирующих характерные особенности именно синхронных счетчиков.

Сначала остановимся на методах каскадирования счетчиков. В отличие от других типов счетчиков, синхронные счетчики можно соединять различными способами, причем способ соединения различен для разного количества микросхем. В качестве примера возьмем микросхемы ИЕ17.

Рис. 10.3. Объединение двух счетчиков ИЕ17

При объединении двух счетчиков (рис. 10.3) никаких проблем не возникает: выход переноса –CR младшего счетчика соединяется со входом разрешения счета старшего счетчика –ECT. На входы –ECR обоих счетчиков подается нулевой уровень. Условие правильной работы будет простым и легко выполнимым: период тактового сигнала С не должен быть меньше, чем задержка выработки сигнала переноса CR.

Рис. 10.4. Объединение трех счетчиков ИЕ17

При объединении трех счетчиков ситуация несколько усложняется (рис. 10.4). Сигнал с выхода переноса первого счетчика подается на входы -ECT второго и третьего счетчиков. Сигнал с выхода переноса второго счетчика подается на вход -ECR третьего счетчика. В результате третий счетчик будет считать только тогда, когда имеется перенос как у первого, так и у второго счетчика. На рисунке для простоты не показано подключение входных и выходных сигналов, не участвующих в каскадировании.

Условие правильной работы схемы остается тем же, что и в случае двух счетчиков: период тактового сигнала С не должен быть меньше задержки выработки сигнала переноса CR.

При объединении четырех (и более) счетчиков уже возникает проблема, так как у старших счетчиков не остается свободных управляющих входов для собирания всех сигналов переноса более младших счетчиков. Поэтому в данном случае используется способность входного сигнала –ECR запрещать выходной сигнал переноса -CR (рис. 10.5). На четвертый и последующие счетчики подаются уже сигналы переноса не со всех предыдущих счетчиков, а только с первого и с предыдущего. На рисунке для простоты не показано подключение входов и выходов, не участвующих непосредственно в каскадировании.

Рис. 10.5. Объединение четырех счетчиков ИЕ17

При таком включении происходит уже накапливание задержки сигналов переноса. Максимальной задержка будет для сигнала переноса второго счетчика. Условие правильной работы всех счетчиков будет следующее: период тактового сигнала С не должен быть меньше, чем максимальная суммарная задержка сигналов переноса до входа последнего счетчика. При объединении четырех счетчиков в эту максимальную задержку входят задержка сигнала переноса –CR микросхемы относительно фронта сигнала С и задержка сигнала переноса –CR относительно сигнала –ECR. При объединении пяти счетчиков добавится еще одна задержка сигнала переноса –CR относительно сигнала –ECR и т.д. Поэтому с увеличением количества объединяемых счетчиков будет снижаться допустимая тактовая частота.

При необходимости объединения большого количества счетчиков (большего четырех) можно избежать накопления суммарной задержки переноса, включив на входах старших счетчиков -ECT логические элементы ИЛИ с нужным числом входов. Эти элементы должны собирать все сигналы переноса с более младших счетчиков, то есть на их выходах должен быть нуль тогда, когда сигналы -CR всех предыдущих счетчиков нулевые. При этом, правда, в суммарную задержку переноса, которая не должна превышать периода тактового сигнала С, войдут задержки этих самых элементов ИЛИ.

В любом случае при выполнении условия правильной работы счетчиков схема будет работать как идеальный счетчик, то есть все разряды многокаскадного счетчика будут переключаться одновременно.

А теперь рассмотрим некоторые схемы на основе синхронных счетчиков.

Управляемый делитель частоты с коэффициентом пересчета, задаваемым входным кодом, реализуется на синхронных счетчиках довольно просто (рис. 10.6). Сигнал переноса -CR старшего счетчика подается на вход разрешения записи –EWR. Счетчики работают в режиме обратного счета (на вход U/D подан сигнал логического нуля).

Рис. 10.6. Управляемый делитель частоты

При достижении всеми счетчиками нулевого кода вырабатывается сигнал переноса -CR, переводящий счетчики в режим параллельной записи входного управляющего кода. Следующим положительным фронтом тактового сигнала С входной код записывается в счетчики. Это приводит к новому циклу счета от входного кода до нуля.

Коэффициент пересчета делителя частоты равен (N+1), где N — входной код, который может принимать значения от 1 до (2 n –1), где n — количество разрядов кода. Условие правильной работы делителя частоты следующее: период тактового сигнала не должен быть меньше полной задержки переноса. Длительность выходного сигнала делителя частоты равна периоду тактовой частоты.

Следующая схема — формирователь временного интервала заданной длительности (рис. 10.7) демонстрирует, как надо использовать выходной сигнал переноса синхронных счетчиков при необходимости организации разового (не периодического) цикла работы.

Читайте так же:
Счетчики считаются с даты поверки

Рис. 10.7. Формирователь интервала заданной длительности

Работа формирователя начинается по короткому отрицательному импульсу "–Старт", перебрасывающему управляющий триггер в единицу и начинающему выходной сигнал. Положительный сигнал с выхода триггера переводит 8-разрядный синхронный счетчик из режима параллельной записи входного кода в режим счета (по входу –EWR). Счет на уменьшение идет по положительным фронтам тактового сигнала с генератора. Когда счетчик досчитает до нуля, следующим положительным фронтом тактового сигнала нулевой сигнал переноса –CR будет записан в триггер. Тем самым будет завершен выходной сигнал, а счетчик будет переведен в режим параллельной записи. Следующий цикл работы формирователя начнется по сигналу "–Старт".

В данном случае триггер, обрабатывающий сигнал переноса, работает синхронно со счетчиками, так как тактируется тем же (положительным) фронтом единого тактового сигнала. Длительность выходного сигнала будет находиться в интервале от NT до (N+1)T, где Т — период тактового сигнала с генератора, а N — входной код от 0 до 2510.

Посмотрим, как на синхронных счетчиках можно построить генератор прямоугольных импульсов с регулируемыми длительностью импульса и длительностью паузы, который был рассмотрен в предыдущем разделе (см. рис. 9.28 и 9.29). Будем ориентироваться на достижение максимального быстродействия, то есть на максимально возможную тактовую частоту.

Схема управления будет мало отличаться от схемы рис. 9.29, поэтому мы остановимся только на схеме счетчиков импульса и паузы. Выберем разрядность обоих этих счетчиков равной 16. Тогда схема счетчиков импульса и паузы (рис. 10.8) будет включать в себя восемь микросхем счетчиков ИЕ17 и выходной триггер, а также логические элементы 4ИЛИ-НЕ для уменьшения задержек переноса. В данном случае очень удобно брать JK-триггер, так как он имеет два информационных входа и тактовый вход.

Триггер тактируется отрицательным фронтом сигнала С, а счетчики — положительным фронтом, поэтому для обеспечения синхронной работы всей схемы по одному фронту тактового сигнала сигнал на вход С триггера подается через инвертор.

Рис. 10.8. Синхронные счетчики импульса и паузы для генератора прямоугольных импульсов

Суть работы схемы остается прежней: 16-разрядные счетчики импульса и паузы работают по очереди, что определяется управляющими сигналами с выходов триггера (прямого и инверсного). Счетчики считают на уменьшение (в режиме инверсного счета) от кода, параллельно записанного в них, до нуля.

До начала работы (сигнал "Разр." нулевой) оба счетчика находятся в состоянии параллельной записи и записывают в себя код импульса и паузы. После прихода положительного сигнала разрешения генерации "Разр." начинает счет верхний по рисунку счетчик (счетчик паузы).

Когда счетчик паузы досчитывает до нуля, его сигнал переноса записывается в триггер по входу J и перебрасывает выход триггера в единицу, что переводит счетчик паузы из состояния счета в состояние параллельной записи и запрещает поступления сигнала на вход J. Одновременно переходит в состояние счета нижний по рисунку счетчик (счетчик импульса), который, в свою очередь досчитав до нуля, перебрасывает триггер в нуль по входу К. Этот процесс периодически повторяется, пока разрешена генерация (то есть сигнал "Разр." — положительный).

Синхронный счетчик

Синхронный счетчик представляет собой электрический компонент в цифровой технологии , которая рассчитывает последовательность событий. Каждое полученное число сохраняется до следующего события. В простейшем случае показания счетчика представлены числами двойной системы . В этом случае возможные числа ограничиваются количеством присутствующих двоичных запоминающих элементов . Тогда говорят о n-битных синхронных счетчиках . При соответствующем переключении возможны и широко используются счетчики в десятичной системе . Подлежащий подсчету входной сигнал также называется тактовым сигналом в случае периодической последовательности . п < displaystyle n>[ 0 ; 2 п — 1 ] < Displaystyle влево [0; , 2 ^ <п>-1 вправо]>

Синхронные счетчики относятся к синхронным схемам, потому что все элементы памяти могут изменяться только при фиксированном (нарастающем или спадающем) фронте общего сигнала. Эта одновременность всех запоминающих элементов необходима, если показания счетчика должны быть приняты электронным устройством (например, микропроцессором) вскоре после события (например, после ½ периода ).

Содержание

строительство

Синхронный счетчик может быть построен из триггеров JK , например, на диаграмме напротив. Триггерный вход каждого триггера подключен к сигналу события, которое нужно подсчитать, через вход CLK. Эта структура позволяет всем триггерам работать синхронно друг с другом и дает схеме свое имя (в отличие от асинхронного счетчика ).

При подключении входов каждого отдельного триггера их выходные сигналы можно понимать как последовательность цифр. В примере каждый выход представляет собой цифру четырехзначного двоичного числа с Q в наименее значимой позиции. В других схемах, например, можно использовать четыре триггера для представления кода 8-4-2-1 десятичной цифры, см. Разделитель частоты .

Читайте так же:
Xerox phaser 3100mfp обнуление счетчика

Триггер JK ведет себя как T-триггер, когда оба входа имеют одинаковый уровень . При J = K = 1 уровень на выходе изменяется, а при J = K = 0 он остается неизменным. Это свойство используется для синхронного счетчика. Далее описывается 4-битный счетчик с повышением частоты с выходами от Q до Q 3 , который считает числа от до в естественном порядке. 0000 2 ( знак равно 0 10 ) < displaystyle 0000_ <2>(= 0_ <10>)> 1111 2 ( знак равно 15-е 10 ) < displaystyle 1111_ <2>(= 15_ <10>)>

Это приводит к следующему соединению:

  • Бит Q с самым низким приоритетом (2 0 = 1) должен изменяться с каждым нарастающим фронтом сигнала и поэтому подключен непосредственно к тактовому входу CLK.
  • Бит Q 1 со следующим наивысшим приоритетом (2 1 = 2) должен изменяться только в том случае, если выход Q 0 имеет уровень 1 (т. Е. Он выдает 1 во время предыдущего цикла). Это реализуется путем подключения выхода к входам J и K второго триггера.
  • Следующий бит Q 2 со следующим более высоким значением (2 2 = 4) должен изменяться только в том случае, если все биты более низкого значения (Q и Q 1 ) имеют уровень 1 (то есть двоичное число 11 было отображено во время предыдущего цикла). Это определяется с затвором И .
  • Последний бит Q 3 с наивысшим значением (2 3 = 8) должен изменяться только в том случае, если все биты более низкого значения (Q , Q 1 и Q 2 ) имеют уровень 1 (то есть двоичное число 111, представленное в предыдущем цикле). Это можно сделать с помощью дополнительного логического элемента И, который использует результат предыдущего шага.

Пример можно продолжить таким же образом для создания счетчиков любого размера . Если, как в объяснении последнего шага, используются предыдущие результаты, скорость счета сильно ограничивается. Чтобы добиться правильного изменения состояния самого старшего бита, информация об изменении состояния младшего бита должна переместиться с последнего фронта тактового сигнала через всю цепочку логических элементов И во время соответствующего фронта тактового сигнала. Например, время задержки затвора логических модулей серии 74HCxx, составляющее обычно 15 нс, гарантирует, что синхронный счетчик описанного типа, который считает только на 10 МГц, не может иметь длину даже 8 бит! — Цепного соединения можно избежать, используя логические элементы И с несколькими входами.

характеристики

В типе, описанном в последнем разделе, времена задержки затвора (задержки, связанные со временем переключения) складываются. Этого можно избежать, поскольку каждый каскад генерирует свой входной сигнал с собственным логическим элементом И, который объединяет все менее значимые биты. Например, для JK-триггера бита 7 требуется логический элемент И восходящего потока, который обнаруживает биты с Q по Q 6 на семи входах . В такой конструкции синхронный счетчик имеет преимущество перед асинхронным счетчиком в том, что времена задержки затвора не складываются, и, таким образом, более высокие тактовые частоты или большие счетчики возможны при той же тактовой частоте. Цена — значительно более высокий уровень сложности, который, однако, может быть легко реализован в ПЛИС или специализированных интегрированных ИС.

варианты

Вниз счетчик

Синхронный двоичный обратный счетчик, образованный в показанной выше схеме, вместо Q-выходов используются Q- выходы. Обратный счетчик отсчитывает один шаг в каждом цикле. Когда достигается нижнее предельное значение 0, счетчик обратного отсчета возвращается к максимальному значению на следующем шаге.

Также возможен синхронный обратный отсчет в десятичных числах. Схема, показанная для десятичной цифры, может быть подключена каскадом по мере необходимости. BCD-код воспринимается обычными выходами Q. Для включения счетчика вход E подключен к логической 1; в последующих цепях E подключается к A предварительной ступени. Подлежащий подсчету сигнал подается на Т и проходит через все ступени. После выходного сигнала 0000 2 = 0 10 следующий задний фронт в T приводит к значению 1001 2 = 9 10 , и выполняется этап подсчета переноса.

С D-образным шлепанцем

На соседней схеме показан повышающий счетчик с D-триггерами . Как только все триггеры с меньшим значением переключились на 1 (обнаружение логическим элементом И), вход следующего триггера инвертируется (посредством обратной связи его собственного состояния и операции XOR с результатом логического элемента И). Эта схема также может быть продолжена по мере необходимости, не влияя на максимальную скорость счета, чтобы реализовать счетчики большего размера.

Чтобы превратить показанную логическую схему в обратный счетчик , выходы обратного триггера ( Q x ) используются для считывания показаний счетчика. Оставшаяся комбинационная логика для управления соответствующими последующими триггерами остается неизменной. В этом счетчике Q 0 также является младшим значащим битом (LSB).

Реверсивный счетчик

Например , при измерении позиций с помощью инкрементальных энкодеров , если допустимы оба направления движения, требуются счетчики, которые могут вести счет вверх и вниз. Обнаружение направления должно подавать дополнительный управляющий сигнал на счетчик. Схемы для этого описаны в литературе. Эти счетчики всегда являются синхронными счетчиками.

голоса
Рейтинг статьи
Ссылка на основную публикацию
Adblock
detector